研究計劃4 - 硬件加速的人工智能應用

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研究計劃4針對一些選定的新興應用進行硬件加速,通過探索於特定目標應用的系統架構和新的設計工具,實現 AI 硬件在速度和能效方面的突破。

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用於 3D 成像應用的智能像素陣列

研究項目4-1:

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Figure RP4-1: Technology of integrating sensors and data-analytic chip
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圖 研究項目4-1: 傳感器餘數據分析晶片的集成技術
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研究項目4-1 提出將智能 3-D 特徵提取算法與專爲 3-D目標檢測和運動預測而設計的新型傳感器集成。相應的系統可用於許多新的應用,包括自動駕駛車輛、手勢控制和增强現實。 本項目將設計一種新型傳感器以實現高效率和低功耗的數據採集,並將其與處理和識別電路緊密集成。 爲了提高智能傳感系統的有效性,本項目將考慮使用背面照明(BSI)技術將預製的圖像傳感器陣列綁定到一個基於網格的數據分析 ASIC 晶片上。

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設計安全的機器學習加速器

研究項目4-2:

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Figure RP4-2: Compute-in-memory NN accelerator
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圖 研究項目RP4-2: 基於存內計算的神經網絡加速器
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研究項目4-2包括對具有非易失性存儲器( NVM)的機器學習(ML)加速器所面臨的安全挑戰的評估,並且提出相應的應對技術。 基於NVM的存內計算(computing in-memory, CIM) 有望解决嵌入式存儲器和帶寬的設計挑戰。 然而,由於神經網絡的權重存儲在 NVM 中,使用 NVM 可能會引入硬件安全漏洞。 本項目將嘗試結合我們已有的在機器學習加速器和硬件安全方面的專業積累,解决上述問題。

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實現超快速醫療診斷的人工智能硬件

研究項目4-3:

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Figure RP4-3: A low-lantency FPGA board-level prototype for real-time cell labeling
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圖 研究項目4-3:用於實時細胞標記的低延遲FPGA板級原型系統
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本研究項目將開拓現代FPGA和IoT開發板的獨特功能,將其作爲混合的高層計算平臺和底層集成系統,在實時醫療圖像分析應用中達到最低的處理延時。本項目也將基於研究項目1-1和研究項目1-2項目開發的技術,進一步優化速度和功耗,實現晶片級的人工智能功能集成。

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硬件加速的聯邦學習系統

研究項目4-4:

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Figure RP4-4: An illustration of a secure and efficient federated learning system
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圖 研究項目RP4-4:一個安全且高效的聯邦學習系統示例
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研究項目4-4項目旨在從算法設計和硬件加速兩方面解决當前聯邦學習系統中的數據隱私、所有權和局部性的挑戰。項目包括設計有效的算法,减少通訊和隱藏數據傳輸延時;用FPGA實現硬件加速;將計算密集型數據包的處理以及加密/解密等卸載到FPGA上實現的數據平面;以及採用有效的網絡協議,實現數據包處理和加密的硬件加速。